写一个verilog 计数器

下面是一个基本的 Verilog 计数器代码：

module counter (input clk, reset, enable,
                output reg [7:0] count);

always @ (posedge clk) begin
  if (reset) begin
    count <= 8'b0;
  end else if (enable) begin
    count <= count + 1;
  end
end

endmodule

其中，`clk` 是时钟信号，`reset` 是复位信号，`enable` 是使能信号，`count` 是计数器的输出。在时钟边沿上，如果复位信号为高，计数器的值就会归零；否则，如果使能信号为高，计数器的值就会加一。