VHDL 边沿检测

边沿检测是数字电路中常见的操作，它可以检测输入信号的上升沿或下降沿，并在边沿出现时触发某些操作。在 VHDL 中，可以使用 process 块来实现边沿检测。

下面是一个简单的例子，演示如何检测输入信号的上升沿和下降沿：

library ieee;
use ieee.std_logic_1164.all;

entity edge_detection is
    port (
        clk     : in  std_logic;
        input   : in  std_logic;
        rising  : out std_logic;
        falling : out std_logic
    );
end entity edge_detection;

architecture Behavioral of edge_detection is
begin
    process (clk)
        variable previous : std_logic := '0';
    begin
        if rising_edge(clk) then
            if input = '1' and previous = '0' then
                rising <= '1';
            else
                rising <= '0';
            end if;
            if input = '0' and previous = '1' then
                falling <= '1';
            else
                falling <= '0';
            end if;
            previous := input;
        end if;
    end process;
end architecture Behavioral;

在这个例子中，我们定义了一个名为 edge_detection 的实体，它有四个端口：输入时钟 clk、输入信号 input，以及输出信号 rising 和 falling。process 块中定义了一个名为 previous 的变量，它用于存储上一个时钟周期中的输入值。

当时钟上升沿到来时，我们可以通过比较当前输入值和上一个时钟周期中的输入值来检测上升沿和下降沿。如果当前输入值为1且上一个输入值为0，则表示出现了上升沿，我们将 rising 信号置为1。如果当前输入值为0且上一个输入值为1，则表示出现了下降沿，我们将 falling 信号置为1。在处理完上升沿和下降沿之后，我们将当前输入值赋值给 previous 变量，以备下一个时钟周期使用。

需要注意的是，这个例子中使用了 VHDL 的标准逻辑库 std_logic_1164，它定义了标准的数字信号类型和操作。在实际使用中，你可能需要根据具体的需求来定义自己的端口和信号类型。