用verilog实现以 0.5 Hz 的速率在四个 7 段 LED 中循环显示2017 04 27 ddl字符串，假设主时钟频率为100MHz,其中空白字符串中空格的显示（即关闭LED的所有段）。

以下是基于FPGA的Verilog代码实现：

module display(
    input clk,
    output reg [6:0] seg1,
    output reg [6:0] seg2,
    output reg [6:0] seg3,
    output reg [6:0] seg4
    );
    
    reg [31:0] count = 0;
    reg [3:0] index = 0;
    reg [6:0] num[9:0] = {7'b0111111, 7'b0000110, 7'b1011011, 7'b1001111, 7'b1100110, 7'b1101101, 7'b1111101, 7'b0000111, 7'b1111111, 7'b1101111};
    reg [6:0] blank = 7'b0000000;
    reg [23:0] str = 24'b001101000011000100110000001101110010000001101001001101110100001;
    
    always@(posedge clk) begin
        if(count == 50000000) begin
            count <= 0;
            index <= (index == 5) ? 0 : index + 1;
        end
        else begin
            count <= count + 1;
        end
        
        case(index)
            0: begin seg1 <= num[str[23:20]]; seg2 <= num[str[19:16]]; seg3 <= num[str[15:12]]; seg4 <= num[str[11:8]]; end
            1: begin seg1 <= blank; seg2 <= blank; seg3 <= blank; seg4 <= blank; end
            2: begin seg1 <= num[str[7:4]]; seg2 <= num[str[3:0]]; seg3 <= num[2]; seg4 <= num[0]; end
            3: begin seg1 <= blank; seg2 <= blank; seg3 <= blank; seg4 <= blank; end
            default: begin seg1 <= blank; seg2 <= blank; seg3 <= blank; seg4 <= blank; end
        endcase
    end
    
endmodule

这里使用了计数器 `count` 和索引 `index` 来控制循环和字符串的显示。`num` 数组是数字 0-9 的七段显示编码，`blank` 数组用于空白字符的显示。字符串 `str` 中每 8 位表示一个字符的 ASCII 码，因此我们需要将其拆分成四个部分，并根据 `index` 来选择对应的部分进行显示。

实现中使用了主时钟频率为 100MHz，因此我们设置计数器 `count` 初始值为 0，并在每个时钟上升沿进行加 1 操作。当 `count` 的值达到 50000000 时，即 100MHz 下 0.5 秒的时间到达，我们将计数器清零并将 `index` 加 1，同时根据 `index` 的值来选择对应的字符进行显示。注意，在第 1 和第 3 个字符之间需要加入空白字符的显示。

最后，将本模块与 7 段 LED 的控制器进行连接即可。