八位双向移位寄存器vhdl设计

以下是一个八位双向移位寄存器的VHDL设计：

entity Shift_Register is
    port (
        clk: in std_logic;
        rst: in std_logic;
        shift_in: in std_logic_vector(7 downto 0);
        shift_left: in std_logic;
        shift_right: in std_logic;
        shift_out: out std_logic_vector(7 downto 0)
    );
end entity Shift_Register;

architecture Behavioral of Shift_Register is
    signal reg: std_logic_vector(7 downto 0);
begin
    process (clk, rst)
    begin
        if rst = '1' then
            reg <= (others => '0');
        elsif rising_edge(clk) then
            if shift_left = '1' then
                reg <= shift_left(reg, 1) & shift_in(0);
            elsif shift_right = '1' then
                reg <= shift_right(reg, 1) & shift_in(7);
            end if;
        end if;
    end process;
    
    shift_out <= reg;
end Behavioral;

这个设计包含一个时钟信号（clk）、一个复位信号（rst）、一个八位输入信号（shift_in）、两个方向控制信号（shift_left和shift_right）和一个八位输出信号（shift_out）。

在时钟上升沿时，如果shift_left为1，则将寄存器reg左移一位，并将shift_in的最低位插入到最高位。如果shift_right为1，则将寄存器reg右移一位，并将shift_in的最高位插入到最低位。如果两个方向控制信号都为0，则寄存器reg保持不变。

当rst为1时，将寄存器reg复位为全0状态。

最后，将寄存器reg的值输出到shift_out信号上。