4选一多路选择器verilog if代码写法

以下是一个4选一多路选择器的Verilog if语句实现：

module mux_4to1(input [3:0] data_in, input [1:0] sel, output reg data_out);

always @(*)
begin
    if(sel == 2'b00) //选择第一个输入
        data_out = data_in[0];
    else if(sel == 2'b01) //选择第二个输入
        data_out = data_in[1];
    else if(sel == 2'b10) //选择第三个输入
        data_out = data_in[2];
    else //选择第四个输入
        data_out = data_in[3];
end

endmodule

在这个例子中，我们使用了一个 always 块，以便在输入信号或选择线发生变化时更新输出。使用 if-else 语句，我们检查选择线的状态并将正确的输入信号赋给输出。最后，我们使用 reg 关键字声明输出信号 data_out 为寄存器类型。