sram时序图的verilog

下面是一个简单的SRAM（静态随机存储器）时序图的Verilog代码示例：

module sram(
  input wire clk,         // 时钟信号
  input wire rst,         // 复位信号
  input wire we,          // 写使能信号
  input wire [9:0] addr,  // 地址信号
  input wire [7:0] data_in,  // 输入数据信号
  output wire [7:0] data_out  // 输出数据信号
);

reg [7:0] mem [1023:0];  // 存储器数组，大小为1024x8位

always @(posedge clk or posedge rst) begin
  if (rst) begin
    for (int i=0; i<1024; i=i+1) begin
      mem[i] <= 8'b0; // 复位时，将存储器所有位置零
    end
  end else begin
    if (we) begin
      mem[addr] <= data_in;  // 写入数据到指定地址
    end
    data_out <= mem[addr];  // 从指定地址读取数据
  end
end

endmodule

这个Verilog代码实现了一个1024x8位的SRAM模块。它具有时钟信号、复位信号、写使能信号、地址信号、输入数据信号和输出数据信号。在时钟上升沿触发时，根据复位信号的状态进行相应的操作。当复位信号为高电平时，将存储器中的所有数据清零。当复位信号为低电平时，根据写使能信号we的状态，将输入数据data_in写入到指定地址addr中，同时从指定地址addr中读取数据，并输出到数据信号data_out中。