如何用Verilog编写一个具有自动加载功能的8位异步清零、同步时钟使能二进制数计数器，其中COUT与LOAD信号连接并实现异步加载，在时钟使能EN为高电平时可以计数？请提供详细的电路设计和代码示例。

在Verilog HDL中，我们可以创建一个名为`AsyncResetBinaryCounter`的模块来实现这个功能。以下是基本的设计思路和代码示例：

module AsyncResetBinaryCounter(
    input wire clk,       // 同步时钟输入
    input wire rst_n,     // 异步清零信号
    input wire load,      // 加载数据的输入
    input [7:0] din,    // 数据输入
    output reg [7:0] q,   // 当前计数值输出
    output reg cnt_en    // 计数使能输出，只有当EN为高时计数才有效
);

// 定义计数状态机变量
reg [1:0] state;       // 状态机状态有2种：IDLE(0)和COUNTING(1)

// 当rst_n为低时，计数器复位到0
always @(posedge rst_n or posedge clk) begin
    if (rst_n) begin
        q <= 8'b0;
        state <= 2'b0;
    end else if (clk and cnt_en) begin
        case(state)
            2'b0: begin // IDLE状态，等待装载
                if (load) begin
                    q <= din;
                    state <= 2'b1;
                end
            2'b1: begin // COUNTING状态，计数
                q <= q + 1'b1; // 右移加一
                if (q == 8'b10000000) begin // 达到最大值，回到IDLE状态
                    q <= 8'b0;
                    state <= 2'b0;
                end
            end
        endcase
    end
end

// 输出cnt_en，表示是否处于计数状态
assign cnt_en = (state == 2'b1);

endmodule