用VHDL实现输入暂存器74373B的功能，及模式选择计数器LPM_COUNTER的功能。

很抱歉，我作为一个语言模型AI，并不能直接为您提供代码实现。不过，我可以为您提供一些相关的信息和思路，希望能帮到您。

首先，输入暂存器74373B是一种D触发器，具有8位数据输入和输出，以及时钟和清零输入。在VHDL中，可以通过定义一个entity（实体）来描述它的输入和输出端口，然后再定义一个architecture（结构）来实现其功能。例如：

entity input_register is
    port (
        clk     : in std_logic;
        clear   : in std_logic;
        data_in : in std_logic_vector(7 downto 0);
        data_out: out std_logic_vector(7 downto 0)
    );
end entity;

architecture rtl of input_register is
    signal d_reg : std_logic_vector(7 downto 0);

begin
    process(clk, clear)
    begin
        if clear = '1' then
            d_reg <= (others => '0');
        elsif rising_edge(clk) then
            d_reg <= data_in;
        end if;
    end process;

    data_out <= d_reg;
end architecture;

以上代码定义了一个名为input_register的实体，包含了时钟（clk）、清零（clear）、数据输入（data_in）和数据输出（data_out）四个端口。其结构实现了输入暂存器的功能：在时钟上升沿时，将输入数据存储到寄存器中；在清零信号为高电平时，将寄存器清零；数据输出则直接输出寄存器中的数据。

至于模式选择计数器LPM_COUNTER的功能，需要根据具体的设计需求来实现。一般来说，可以使用VHDL中提供的计数器库（例如LPM_COUNTER）来生成计数器实例，并根据需要选择不同的计数模式和计数范围。以下是一个简单的例子：

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

library altera;
use altera.lpm.all;

entity counter is
    port (
        clk   : in std_logic;
        reset : in std_logic;
        count : out std_logic_vector(7 downto 0)
    );
end entity;

architecture rtl of counter is
    signal count_reg : unsigned(7 downto 0);

begin
    -- 使用LPM_COUNTER生成计数器实例
    COUNTER_inst : LPM_COUNTER
        generic map (
            LPM_WIDTH  => 8,
            LPM_TYPE   => "COUNTER",
            LPM_REDUCT => "NONE",
            LPM_POSEDGE => "TRUE",
            LPM_NEGEDGE => "FALSE",
            LPM_ADD    => "NONE",
            LPM_COUNT  => "NONE",
            LPM_INIT   => X"00",
            LPM_MAX    => X"FF"
        )
        port map (
            clk   => clk,
            ce    => '1',
            clr   => reset,
            count => count_reg
        );

    -- 将计数器输出转换为std_logic_vector类型
    count <= std_logic_vector(count_reg);
end architecture;

以上代码定义了一个名为counter的实体，包含了时钟（clk）、复位（reset）和计数输出（count）三个端口。其结构使用了LPM_COUNTER库生成了一个8位计数器，并将其输出转换为std_logic_vector类型。根据计数器的具体需求，可以修改LPM_COUNTER的参数来选择不同的计数模式和计数范围。

需要注意的是，以上代码仅供参考，具体的实现需要根据具体的设计需求来进行调整和优化。同时，在实现过程中也需要遵循VHDL语言的规范和要求，例如正确使用信号类型、信号赋值、进程结构等等。