写一个verilog模块 模拟spi接口控制的slave芯片，该模块包含16个32位寄存器，spi地址宽度为10，数据宽度为32，spi接口要求将地址和数据串行化，先输入地址后输入数据，地址和数据都是高位在前，有单独一个控制信号指示读写操作

下面是一个简单的Verilog模块，用于模拟SPI接口控制的Slave芯片：

module spi_slave(
    input wire clk, // 时钟信号
    input wire reset, // 复位信号
    input wire cs_n, // 片选信号
    input wire mosi, // 主机输出数据
    output reg miso, // 主机输入数据
    input wire sclk, // 时钟信号
    input wire rw_n, // 读写选择信号
    input [9:0] address, // 地址信号
    input [31:0] data_in, // 输入数据
    output [31:0] data_out // 输出数据
);

reg [31:0] registers [0:15]; // 寄存器数组

reg [4:0] state; // 状态机
parameter IDLE = 3'b000; // 空闲状态
parameter ADDR = 3'b001; // 接收地址状态
parameter DATA = 3'b010; // 接收数据状态
parameter WRITE = 3'b011; // 写入寄存器状态
parameter READ = 3'b100; // 读取寄存器状态

reg [9:0] addr_reg; // 地址寄存器
reg [31:0] data_reg; // 数据寄存器
reg [4:0] bit_cnt; // 位计数器
reg [31:0] shift_reg; // 位移寄存器

always @(posedge clk or posedge reset) begin
    if (reset) begin
        state <= IDLE;
        addr_reg <= 10'h0;
        data_reg <= 32'h0;
        bit_cnt <= 5'h0;
        shift_reg <= 32'h0;
    end else begin
        case (state)
            IDLE: begin
                if (~cs_n) begin // 片选信号低电平有效
                    state <= ADDR;
                    bit_cnt <= 5'h0;
                    shift_reg <= {address, data_in};
                end
            end
            ADDR: begin
                if (bit_cnt == 10) begin
                    addr_reg <= shift_reg[31:22];
                    data_reg <= shift_reg[21:0];
                    if (~rw_n) begin // 读操作
                        state <= READ;
                        shift_reg <= registers[addr_reg];
                    end else begin // 写操作
                        state <= WRITE;
                    end
                    bit_cnt <= 5'h0;
                end else begin
                    bit_cnt <= bit_cnt + 1;
                    shift_reg <= {shift_reg[30:0], mosi};
                end
            end
            DATA: begin
                if (bit_cnt == 32) begin
                    if (rw_n) begin // 写操作
                        registers[addr_reg] <= shift_reg;
                    end
                    state <= IDLE;
                    bit_cnt <= 5'h0;
                end else begin
                    bit_cnt <= bit_cnt + 1;
                    shift_reg <= {shift_reg[30:0], mosi};
                end
            end
            WRITE: begin
                if (bit_cnt == 32) begin
                    registers[addr_reg] <= data_reg;
                    state <= IDLE;
                    bit_cnt <= 5'h0;
                end else begin
                    bit_cnt <= bit_cnt + 1;
                    shift_reg <= {shift_reg[30:0], mosi};
                end
            end
            READ: begin
                if (bit_cnt == 32) begin
                    state <= IDLE;
                    bit_cnt <= 5'h0;
                end else begin
                    bit_cnt <= bit_cnt + 1;
                    miso <= shift_reg[31];
                    shift_reg <= {shift_reg[30:0], registers[addr_reg]};
                end
            end
        endcase
    end
end

assign data_out = shift_reg;

endmodule

这个模块包含16个32位寄存器，并支持通过SPI接口对这些寄存器进行读写操作。SPI地址宽度为10，数据宽度为32，地址和数据都是高位在前，有单独一个控制信号指示读写操作。它使用一个状态机来控制SPI通信的过程，并将地址和数据从串行输入转换为并行存储。在读操作中，它将寄存器数据从并行转换为串行，并通过MISO输出给主机。

注意，这只是一个基本的实现，需要根据具体应用场景进行修改和优化。例如，它没有实现超时或错误处理，并且可能需要添加其他寄存器或功能。