verilog 异步清零 异步置数触发器

Verilog中异步清零和异步置数触发器可以通过以下代码实现：

异步清零触发器：

always @(posedge clk or negedge reset_n) begin
if (~reset_n) begin
q <= 1'b0;
end else begin
q <= d;
end
end

异步置数触发器：

always @(posedge clk or negedge set_n) begin
if (~set_n) begin
q <= 1'b1;
end else begin
q <= d;
end
end

希望能够帮到你！