分别用case语句、IF语句、WHEN ELSE条件信号赋值语句和wITH SELECT选择信号赋值语句，设计一个二选一数据选择器。

在数字系统设计中，我们可以使用结构化编程语言如Verilog HDL来创建一个二选一的数据选择器。以下是四种不同的实现方式：

1. **Case语句** (Verilog):

module data_selector(
    input wire select, // 输入选择信号
    input wire data_a, data_b, // 数据输入
    output reg selected_data
);
    case(select)
        0: selected_data = data_a; // 当select为0时选择data_a
        1: selected_data = data_b; // 当select为1时选择data_b
    endcase
endmodule

2. **If-Else语句**:

module data_selector(
    input wire select,
    input wire data_a, data_b,
    output reg selected_data
);
    if (select == 0) begin
        selected_data = data_a;
    } else begin
        selected_data = data_b;
    end
endmodule

3. **WHEN-ELSE条件信号赋值语句** (SystemVerilog):

module data_selector(
    input [0:1] select, // 二进制选择信号，可以表示0或1
    input wire data_a, data_b,
    output wire selected_data
);
    assign selected_data = (select == 0'b0 ? data_a : data_b); // 直接根据条件选择
endmodule

4. **WITH SELECT选择信号赋值语句** (SystemVerilog):

module data_selector(
    input [0:1] select,
    input wire data_a, data_b,
    output wire selected_data
);
    with (select) {
        when (0) selected_data = data_a;
        otherwise selected_data = data_b;
    }
endmodule