题目：用Verilog设计实现一个两位数码管动态显示电路。 解答： 1、程序（显示学号后两位） 2、测试文件程序

好的，下面是用Verilog设计实现一个两位数码管动态显示电路的代码，显示的是学号后两位（以学号后两位为例）：

module display_2digit(
    input clk,
    input [7:0] num,
    output reg [7:0] seg,
    output reg [1:0] anode
);

reg [3:0] cnt;
reg [7:0] digit_num;

always @(posedge clk) begin
    cnt <= cnt + 1; //计数器加1
    if (cnt == 4'd8) cnt <= 4'd0; //计数器复位
    if (cnt == 4'd0) begin //更新要显示的数字
        digit_num <= num;
    end
    case (cnt)
        4'd1: begin //显示个位数
            seg <= digit_num[3:0];
            anode <= 2'b10;
        end
        4'd5: begin //显示十位数
            seg <= digit_num[7:4];
            anode <= 2'b01;
        end
        default: begin //关闭数码管
            seg <= 8'hff;
            anode <= 2'b00;
        end
    endcase
end

endmodule

同时，以下是测试文件程序：

module test_display_2digit;

reg clk;
reg [7:0] num;
wire [7:0] seg;
wire [1:0] anode;

display_2digit display(.clk(clk), .num(num), .seg(seg), .anode(anode));

initial begin
    clk = 1'b0;
    num = 8'h1A;
    #100 $finish; //测试100个时钟周期后结束
end

always #10 clk <= ~clk; //时钟周期为20ns

endmodule

在测试文件中，我们将时钟信号clk初始化为0，要显示的数字num为1A（即十进制的26）。然后以10个时钟周期（即200ns）为一个周期反转时钟信号clk。在每个正边沿时，num将更新为要显示的数字，同时seg和anode也会根据num的值更新。

您可以使用这个测试文件程序来测试您的动态显示电路是否正常工作。如果需要显示其它数字，只需要修改测试文件中的num的值即可。