用verilog实现一个写回策略的cache，只需要给出状态机部分的代码

好的，下面是一个简单的写回策略的 Cache 状态机 Verilog 代码：

module cache_wb(clk, rst, addr, data_in, we, data_out, hit, dirty, valid);

  parameter WIDTH = 32; // 数据宽度
  parameter DEPTH = 16; // 缓存深度
  parameter BLOCK_SIZE = 4; // 块大小
  parameter TAG_WIDTH = $clog2(DEPTH); // 标签宽度
  parameter INDEX_WIDTH = $clog2(DEPTH/BLOCK_SIZE); // 索引宽度
  parameter OFFSET_WIDTH = $clog2(BLOCK_SIZE); // 偏移宽度

  input clk, rst;
  input [WIDTH-1:0] addr, data_in;
  input we;
  output [WIDTH-1:0] data_out;
  output hit, dirty, valid;

  reg [WIDTH-1:0] mem [0:DEPTH-1][0:BLOCK_SIZE-1];
  reg [TAG_WIDTH-1:0] tag [0:DEPTH-1];
  reg [INDEX_WIDTH-1:0] index [0:DEPTH-1];
  reg [OFFSET_WIDTH-1:0] offset [0:DEPTH-1];
  reg [WIDTH-1:0] data_out_reg;
  reg hit_reg, dirty_reg, valid_reg;

  // 状态定义
  parameter IDLE = 2'b00;
  parameter READ = 2'b01;
  parameter WRITE = 2'b10;

  reg [1:0] state;

  always @(posedge clk or negedge rst) begin
    if (!rst) begin
      state <= IDLE;
      hit_reg <= 1'b0;
      dirty_reg <= 1'b0;
      valid_reg <= 1'b0;
    end else begin
      case (state)
        IDLE: begin
          if (we) begin
            state <= WRITE;
          end else begin
            state <= READ;
          end
        end
        READ: begin
          if (tag[index[addr]] == addr[TAG_WIDTH+INDEX_WIDTH-1:INDEX_WIDTH]) begin
            hit_reg <= 1'b1;
            dirty_reg <= 1'b0;
            valid_reg <= 1'b1;
            state <= IDLE;
          end else begin
            hit_reg <= 1'b0;
            dirty_reg <= 1'b0;
            valid_reg <= 1'b0;
            state <= WRITE;
          end
        end
        WRITE: begin
          if (valid_reg && dirty_reg) begin
            // 写回
            mem[(tag[index[addr]]<<INDEX_WIDTH)+index[addr]][offset[addr]] <= data_out_reg;
          end
          // 读入
          data_out_reg <= mem[(tag[index[addr]]<<INDEX_WIDTH)+index[addr]][offset[addr]];
          // 更新标签、索引和偏移
          tag[index[addr]] <= addr[TAG_WIDTH+INDEX_WIDTH-1:INDEX_WIDTH];
          index[addr] <= addr[INDEX_WIDTH+OFFSET_WIDTH-1:OFFSET_WIDTH];
          offset[addr] <= addr[OFFSET_WIDTH-1:0];
          // 设置 dirty
          if (valid_reg) begin
            dirty_reg <= 1'b1;
          end
          // 设置 valid
          valid_reg <= 1'b1;
          // 返回 IDLE 状态
          state <= IDLE;
        end
      endcase
    end
  end

  assign data_out = data_out_reg;
  assign hit = hit_reg;
  assign dirty = dirty_reg;
  assign valid = valid_reg;

endmodule

上述代码中，我们使用了一个简单的三状态机来实现 Cache 的读写操作。其中，IDLE 状态表示 Cache 未被访问，READ 状态表示 Cache 需要读取数据，WRITE 状态表示 Cache 需要写入数据。在每个状态下，我们都对应了不同的操作。具体细节可以查看代码注释。