assign data2 = data / 7'd100 % 4'd10 ;

这句话是一个assign语句，用于在Verilog或SystemVerilog中进行赋值操作。它的意思是将一个名为data的信号的值除以7'd100，然后再将结果除以4'd10，最后将余数赋给一个名为data2的信号。

具体来说，这行代码实现了对data信号进行两次除法运算，并将最终的余数赋给data2信号。第一次除法运算是将data除以7'd100，得到一个商和余数。然后，对这个商再次进行除以4'd10的运算，得到的余数就是最终的结果。

这个操作可以用来将data信号的值限制在0到9之间的范围内。首先，将data除以100获取百位数，然后再将百位数除以10获取个位数。最后的结果就是data在两个除法运算后得到的余数，即个位数。

请注意，这种写法可能会导致数据截断或溢出，具体效果取决于data信号的位宽和初始值。确保所使用的数据类型和位宽能够容纳结果是很重要的。