Verilog HDL语言编程BCD码七段数码管显示译码器

以下是一个基于 Verilog HDL 语言编写的 BCD 码七段数码管显示译码器：

module seven_seg_decoder(
    input [3:0] bcd_in,
    output reg [6:0] seg_out
);

always @(*) begin
    case (bcd_in)
        4'b0000: seg_out = 7'b1000000;
        4'b0001: seg_out = 7'b1111001;
        4'b0010: seg_out = 7'b0100100;
        4'b0011: seg_out = 7'b0110000;
        4'b0100: seg_out = 7'b0011001;
        4'b0101: seg_out = 7'b0010010;
        4'b0110: seg_out = 7'b0000010;
        4'b0111: seg_out = 7'b1111000;
        4'b1000: seg_out = 7'b0000000;
        4'b1001: seg_out = 7'b0011000;
        default: seg_out = 7'b1111111;
    endcase
end

endmodule

该译码器输入为一个四位的 BCD 码，输出为一个七位的数码管段码。根据输入的 BCD 码，使用 case 语句进行匹配，选择对应的七段数码管的段码输出。其中，default 分支为输入错误时的默认输出，即所有段都不亮。