用modelsim实现四选一选数器，用Verilog语言实现

在ModelSim中使用Verilog语言实现一个四选一的多路选择器，可以通过定义一个模块来实现，该模块接受四个输入信号，一个选择信号，并输出一个信号。当选择信号确定时，相应的输入信号会被传递到输出。以下是Verilog代码的一个简单示例：

module four_to_one_multiplexer (
    input wire [3:0] in,  // 4位输入信号
    input wire [1:0] sel, // 2位选择信号
    output wire out       // 输出信号
);

    assign out = (sel == 2'b00) ? in[0] :
                 (sel == 2'b01) ? in[1] :
                 (sel == 2'b10) ? in[2] :
                                  in[3]; // 选择对应的输入信号

endmodule

在这个模块中，`in` 是一个4位宽的输入向量，`sel` 是一个2位宽的选择向量，用来决定哪一个输入信号将被传递到输出。`out` 是输出信号。`assign` 语句中的条件表达式根据 `sel` 的值来选择相应的输入信号。

为了在ModelSim中测试这个模块，你需要编写一个测试模块来验证功能：

module testbench;

    reg [3:0] in;
    reg [1:0] sel;
    wire out;

    // 实例化四选一多路选择器
    four_to_one_multiplexer mux (
        .in(in),
        .sel(sel),
        .out(out)
    );

    // 测试过程
    initial begin
        // 初始化输入
        in = 4'b0000;
        sel = 2'b00;

        // 等待一段时间
        #10;

        // 测试不同的选择信号
        sel = 2'b01;
        #10;
        sel = 2'b10;
        #10;
        sel = 2'b11;
        #10;

        // 结束测试
        $finish;
    end

    // 监控变化
    initial begin
        $monitor("Time = %d, in = %b, sel = %b, out = %b", $time, in, sel, out);
    end

endmodule

这个测试模块 `testbench` 用于验证四选一多路选择器的功能。它在不同的时间点改变选择信号 `sel` 并观察输出 `out` 是否正确。