Wishbone slave unit是如何访问PCI总线的

Wishbone slave unit是一个可编程逻辑器件（如FPGA），它通过Wishbone总线协议与主机或其他逻辑器件（如Wishbone master unit）进行通信。要访问PCI总线，Wishbone slave unit需要一个PCI桥接器件，它将PCI总线转换为Wishbone总线。

在这种情况下，Wishbone slave unit会将Wishbone总线上的读/写事务发送到PCI桥接器件，桥接器件会将这些事务转换为PCI总线上的读/写事务，并将其发送到PCI总线上。Wishbone slave unit可以通过Wishbone总线接收来自PCI桥接器件的响应，并将其转换为适当的数据格式，以便在Wishbone总线上返回给主机或其他逻辑器件。

相关问题

wishbone总线,每次访问需要2个周期

Wishbone总线是一种常用于嵌入式系统中的开放式总线协议。它的设计目标是提供一个灵活、高效的总线架构，用于连接处理器、外设和存储器等硬件组件。

在Wishbone总线上进行每次访问时，需要两个时钟周期。这是因为Wishbone总线采用了基于握手协议的数据传输方式。

首先，访问的发起者（如处理器）会给总线上的目标设备发送一个请求信号。这个请求信号包含了访问类型（读写）、目标地址以及其他控制信息。这个请求信号在一个时钟周期内完成发送。

然后，在下一个时钟周期中，目标设备会对这个请求进行响应。如果目标设备可以立即完成这个访问请求，它会发送一个表示接收到请求并且已经开始处理的应答信号。反之，如果目标设备需要一段时间来处理请求，它会发送一个忙信号，表示还不能接受其他请求。

当目标设备发送应答信号时，访问的发起者会在下一个时钟周期中读取或写入数据。如果目标设备发送忙信号，访问的发起者会继续等待，直到目标设备发送应答信号。

综上所述，每次访问Wishbone总线需要两个时钟周期，其中一个周期用于发起请求，另一个周期用于接收应答。这样的设计可以保证数据传输的可靠性和稳定性，并提供了灵活性，适用于各种嵌入式系统的需求。

wishbone 总线

Wishbone总线是一种开放的处理器总线架构，广泛应用于嵌入式系统中。它由Richard Herveille于1998年提出，旨在提供一种标准化的总线接口，以便不同的硬件模块能够更好地进行通讯和协同工作。

Wishbone总线具有简洁、模块化和可扩展的特点。它可以作为一个辅助接口，连接处理器、内存、外设等硬件模块。同时，它还可以与高级总线协议（如PCI、AXI等）进行无缝集成。

Wishbone总线的核心设计思想是通过简化总线协议的复杂性，提高不同硬件模块之间的互操作性。它定义了一系列规范、时钟控制信号和数据通信方式，以便不同模块之间能够进行有效的数据传输和通讯。

Wishbone总线包括三个主要部分：主控制器、从属模块和总线仲裁器。主控制器负责发送的指令和数据，从属模块负责接收和执行指令，总线仲裁器负责协调不同模块对总线的访问权。

通过使用Wishbone总线，不同硬件模块之间可以进行高效地数据传输和通信，提高整个系统的性能和可扩展性。它广泛应用于数字信号处理器、控制器、微处理器等各种嵌入式系统中。

总之，Wishbone总线是一种开放的处理器总线架构，它通过定义一系列规范和协议，提供了一种简洁、模块化和可扩展的总线接口，以便不同的硬件模块能够高效地进行数据传输和通讯。