二分频verilog代码

下面是一个简单的二分频 Verilog 代码示例：

module clk_divider(
    input clk_in,
    output reg clk_out
    );
    
    reg [15:0] count;
    
    always @(posedge clk_in) begin
        if(count == 0) begin
            clk_out <= ~clk_out;
            count <= 1;
        end
        else begin
            count <= count + 1;
        end
    end
    
endmodule

这个模块接受一个输入时钟 `clk_in`，并输出一个二分频的时钟 `clk_out`。当 `clk_in` 的上升沿到来时，计数器 `count` 会增加 1，当 `count` 的值达到一个特定的阈值时，模块会切换 `clk_out` 的状态，并将 `count` 重置为 1。通过这种方式，我们可以从输入时钟产生一个二分频的时钟信号。