用Verilog设计一个3-8译码器，要求用case语录

在Verilog语言中，设计一个3-8译码器通常会涉及到使用case结构来根据输入的选择信号（一般是一个3位二进制数）来输出相应的8个状态之一。以下是基本的3-8译码器的Verilog模块设计：

module three_to_eight_decoder (
    input [2:0] select,   // 3位选择线
    output reg [7:0] output // 8位输出
);

// Case statement for the decoder logic
always @* begin
    case(select)  // 根据select值决定输出
        3'b000 : output = 8'b00000000;   // 输出0对应000
        3'b001 : output = 8'b00000001;   // 输出1对应001
        3'b010 : output = 8'b00000010;   // ...
        3'b011 : output = 8'b00000011;
        3'b100 : output = 8'b00000100;
        3'b101 : output = 8'b00000101;
        3'b110 : output = 8'b00000110;
        3'b111 : output = 8'b00000111;
    endcase
end

endmodule

在这个例子中，`select`输入的每一位对应一位译码输出。当`select`变化时，case语句会选择并设置`output`变量到对应的八进制值。