一个rtl的module例化多次，不太例化的随机值一样

在Verilog硬件描述语言中，"RTL (Register Transfer Level)" 模块通常是指底层的、门级的描述，用于实现数字电路的功能。当一个RTL模块在一个设计中被实例化多次时，每个实例都有其独立的存在，它们之间的数据交互通常是通过端口连接。

如果你提到的是在Verilog代码中，某个RTL模块被实例化多次，并且其中某些参数是随机赋值的（例如，使用$urandom或$random函数），那么每次实例化时，由于随机数生成器是伪随机的，除非你明确地设置了种子（seed），否则它会生成不同的随机数序列。这意味着即使参数是随机的，每个模块实例的内部状态也会因为不同的随机种子而有所不同。

举个例子：

module myModule #(
    parameter width = $urandom(0, 15)   // 随机宽度
) (
    input [width-1:0] in,
    output reg [width-1:0] out
);

...

endmodule

在这个例子中，每次`myModule`被实例化，`width`的值都会基于不同的随机种子变化。如果你需要所有实例有相同的随机值，你需要为每次实例化设置相同的种子，但这通常不是常规做法。