帮我用Verilog写一段RTL电路设计代码，功能是实现CPU_IF地址译码与读写操作

在Verilog中，CPU IF（Control Path Interface）的地址译码和读写操作通常涉及到一组组合逻辑和选择器。这里是一个简化的示例，它假设我们有一个4位地址线（A0-A3），用于访问一个8字节的数据存储区域：

module cpu_if (
    input [3:0] addr,            // CPU提供的地址
    input read_en,                // 阅读请求信号
    input write_en,               // 写入请求信号
    output [7:0] data_out,       // 数据读出端口
    output reg [7:0] mem_data     // 存储器数据寄存器
);

// 定义内存地址范围内的数据存储
reg [7:0] memory [0:7];        // 8字节大小的内存

// 译码部分
always @* begin
    if (read_en) begin
        case(addr)
            4'b0000: data_out = memory[0];
            // ...其他地址映射...
            default: data_out = 8'd0;   // 如果地址无效，返回默认值
        endcase
    end else begin
        mem_data = 8'd0;          // 当写入时，更新寄存器
    end
end

endmodule

这个例子展示了基本的地址译码和读写操作，当`read_en`为高且地址有效时，`data_out`将输出对应位置的数据；当`write_en`为高时，`mem_data`会被写入新的值。请注意，实际的电路设计可能会包含更复杂的逻辑，比如错误检测和处理、流水线操作等。