用hdl写一个模可控的加法计数器

在HDL（Hardware Description Language，硬件描述语言）如Verilog或 VHDL 中，设计一个模可控的加法计数器通常涉及以下几个步骤：

首先，我们需要定义一组输入信号：
1. `clk`: 主时钟信号，控制计数器的步进。
2. `reset`: 计数器复位信号，当高电平时清零计数器状态。
3. `modulus`: 模数，表示计数器的最大值，比如5表示二进制计数器会从0000到1111循环。

然后，我们定义一个状态机来表示计数过程，每个状态代表计数器当前的数值。对于模m的加法计数器，我们可以有`m+1`个状态。

module mod_counter(
    input wire clk,
    input wire reset,
    input wire [n-1:0] modulus,  // n位模数
    output reg [n-1:0] count
);

// 状态变量定义
reg [n-1:0] state;
reg [n-1:0] next_state;

// 保持计数器在最大值之前的递增
always @(posedge clk or posedge reset) begin
    if (reset == 1) begin
        state <= 0;   // 当reset高，置初始状态为0
        count <= 0;   // 清零计数器
    end else if (count == modulus - 1 && clk) begin
        // 到达最大值时，如果下一个时钟继续，则开始新一轮计数
        next_state = 0;
    } else {
        next_state = state + 1;  // 根据当前状态和时钟上升沿更新下一状态
    }
    count <= next_state;  // 更新计数器
end

// 输出模块
assign count_out = count;

endmodule