m序列发生器verilog

### 使用 Verilog 实现 m 序列发生器

#### 设计原理
m 序列发生器是一种线性反馈移位寄存器（LFSR），能够生成伪随机二进制序列。其核心是由移位寄存器和异或门组成，通过特定的反馈多项式来控制输出序列。

对于 LFSR 的工作方式，在每次时钟上升沿到来时，数据会向右移动一位，并且新的输入比特由当前寄存器中的某些位置经过 XOR 运算得到[^1]。

#### 代码示例
下面是一个简单的基于五级移位寄存器的 m 序列发生器的设计实例：

// 定义模块参数与时钟周期
`timescale 1ns / 1ps

module m_sequence_generator (
    input wire clk,      // 输入时钟信号
    input wire reset_n,  // 复位信号(低电平有效)
    output reg out       // 输出端口
);

parameter WIDTH = 5;     // 移位寄存器宽度
reg [WIDTH-1:0] shift_reg;

always @(posedge clk or negedge reset_n) begin : proc_shift_reg
    if (!reset_n) begin
        shift_reg <= {WIDTH{1'b1}}; // 初始化为全'1'
    end else begin
        // 更新移位寄存器的内容
        shift_reg <= {shift_reg[WIDTH-2:0], next_bit};
    end
end

assign next_bit = ^shift_reg[WIDTH-1:WIDTH-3]; // 反馈逻辑：XOR最后三位

assign out = shift_reg[WIDTH-1];

endmodule

此段程序展示了如何创建一个具有给定长度的移位寄存器以及相应的反馈机制。当复位信号被激活时(`reset_n`=0)，所有的寄存器单元都被设置成高电平('1')；正常运行期间，则按照指定规则更新内部状态并计算下一个要加入到最右边的新比特值。

为了验证上述设计的功能正确性，可以编写如下所示的一个简单测试平台(testbench):

`timescale 1ns / 1ps

module tb_mseq();

reg clk;
reg reset_n;
wire seq_out;

initial begin
    $dumpfile("wave.vcd");
    $dumpvars(0,tb_mseq);
    
    clk = 0;
    reset_n = 0;
    #10 reset_n = 1;
    
    repeat (30) @(posedge clk); // 观察多个周期内的输出变化
    
    $finish;
end

always #5 clk =~clk;

m_sequence_generator uut(
    .clk(clk),
    .reset_n(reset_n),
    .out(seq_out)
);

endmodule

这段测试代码用于模拟实际硬件环境下的行为，它会在启动初期施加一次有效的复位脉冲，之后让系统自由演化一段时间以便观察产生的m序列特性。