用vivado2018软件做实验2：74系列基本逻辑门电路芯片设计。使用Verilog HDL语言设计7400系列基本逻辑功能芯片（非门，2输入与门，4输入或门，4输入与或非门）。利用仿真验证设计。

在Vivado 2018软件中进行74系列基本逻辑门电路芯片设计实验，首先需要了解Verilog HDL（Hardware Description Language）是一种硬件描述语言，用于描述数字系统的行为和结构。

步骤如下：

1. **项目设置**：
- 新建一个工程，选择"Synthesis"和"Simulation"目标，以便生成硬件描述并进行仿真。

2. **模块设计**：
- 对于每个逻辑门（非门、与门、或门和与或非门），创建单独的Verilog模块。例如，`nandgate.v`，`and2gate.v`，`or4gate.v` 和 `nor4gate.v`。
- 在这些模块里，使用`always @*`块编写逻辑表达式，比如对于非门（NOT gate）：

     module not_gate(input wire input_a, output wire output_b);
       assign output_b = ~input_a;
     endmodule

3. **接口和连接**：
- 设计顶层文件（如`main.v`），包含所有逻辑门模块，并定义输入输出信号作为端口，通过`wire`声明连接它们。

4. **仿真验证**：
- 使用Vivado内置的Simulator工具进行功能仿真，检查每个门的逻辑是否正确工作。

   run simulation

- 可以使用波形查看器观察输入和输出之间的逻辑关系，以及在不同输入条件下的响应。

5. **综合和映射**：
- 将Verilog代码转换成适配FPGA架构的硬件描述，执行 synthesis，place and route等步骤。

   synthesize
   place_and_route

检查报告以确认设计是否成功实现并满足资源需求。

6. **下载到硬件**（如果是在实际FPGA上）：
- 如果有FPGA板卡，将最终的设计下载到硬件，通过JTAG或配置文件进行加载，验证实际硬件的表现。