vivado设计一个四位全加全减器,要求控制键置0时是全加器,控制键是1时是全减器。

在Vivado中设计一个四位全加全减器，需要按照以下步骤进行：

1. 创建一个新的VHDL文件，命名为full_adder_subtractor.vhd。

2. 在该文件中声明一个实体(entity)和结构体(architecture)用于实现四位全加全减器。

实体声明如下：

entity full_adder_subtractor is 
   port (
      a, b : in std_logic_vector(3 downto 0); -- 四位输入向量
      ctl  : in std_logic; -- 控制键
      sum  : out std_logic_vector(3 downto 0); -- 加减结果
      carry: out std_logic -- 进位/借位标志
   );
end entity full_adder_subtractor;

结构体声明如下：

architecture arch_name of full_adder_subtractor is
   component full_adder is
      port (
         a, b, cin : in std_logic;
         sum, cout : out std_logic
       );
   end component;

   signal temp : std_logic_vector(3 downto 0);
begin
   process(a, b, ctl)
   begin
      if(ctl = '0') then -- 控制键为0时，进行全加运算
         temp(0) <= a(0) xor b(0); -- 第一位的计算
         temp(1) <= (a(1) and b(1)) or (a(1) and temp(0)) or (b(1) and temp(0)); -- 第二位的计算
         temp(2) <= (a(2) and b(2)) or (a(2) and temp(1)) or (b(2) and temp(1)); -- 第三位的计算
         temp(3) <= (a(3) and b(3)) or (a(3) and temp(2)) or (b(3) and temp(2)); -- 第四位的计算
         sum <= temp; -- 输出加法结果
         carry <= temp(3); -- 输出进位标志
      else -- 控制键为1时，进行全减运算
         temp(0) <= a(0) xor (not b(0)); -- 第一位的计算
         temp(1) <= (a(1) and (not b(1))) or (a(1) and temp(0)) or ((not b(1)) and temp(0)); -- 第二位的计算
         temp(2) <= (a(2) and (not b(2))) or (a(2) and temp(1)) or ((not b(2)) and temp(1)); -- 第三位的计算
         temp(3) <= (a(3) and (not b(3))) or (a(3) and temp(2)) or ((not b(3)) and temp(2)); -- 第四位的计算
         sum <= temp; -- 输出减法结果
         carry <= temp(3); -- 输出借位标志
      end if;
   end process;
end architecture arch_name;

以上代码中，full_adder为全加器的组件，用于实现单个位的加法运算。在process语句中，根据控制键的不同，选择进行全加或全减运算，并将结果赋给sum和carry输出信号。

3. 在Vivado中创建一个新的工程，并将full_adder_subtractor.vhd文件添加到工程中。

4. 在Vivado中进行综合和实现，并生成比特流文件。

5. 将比特流文件加载到目标FPGA器件中，即可对四个输入进行全加全减运算。