请编写VHDL程序实现四选一数据选择器

在VHDL中，我们可以使用结构化文本或过程语言来实现一个简单的四选一数据选择器。这是一个基本示例，它接受四个输入信号（A、B、C、D），以及一个控制信号S，根据S的值选择相应的数据输出。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity FourToOneSelector is
    Port ( A, B, C, D : in STD_LOGIC;     -- 输入信号
           S : in STD_LOGIC_VECTOR(1 downto 0);  -- 控制信号
           Output : out STD_LOGIC);                -- 输出信号
end FourToOneSelector;

architecture Behavioral of FourToOneSelector is
begin
    process(S)
        variable sel : STD_LOGIC; -- 存储当前选择的输入
    begin
        case S is
            when "00" => sel <= A; -- 当S为00时，选择A
            when "01" => sel <= B;
            when "10" => sel <= C;
            when "11" => sel <= D;
            default => sel <= 'X'; -- 非法输入处理，通常显示错误信号
        end case;
        Output <= sel; -- 将选择的数据输出到Output端口
    end process;
end Behavioral;

在这个例子中，`sel`变量根据`S`的不同组合存储相应的输入，然后将结果赋给输出信号`Output`。注意，对于非法的`S`值（例如"12"），这里简单地设置为未知状态`'X'`，实际应用中应根据需求添加适当的错误处理机制。