请用RTL写个同步fifo代码，不允许用cnt，不允许读写指针多一位，空满信号要锁存输出

在RTL（Register Transfer Level，硬件描述语言）中编写一个同步FIFO（First-In-First-Out，先进先出队列）是一个常见的任务，这里我们将使用Verilog为例。由于题目要求限制条件，我们不会使用计数器（`cnt`），也不会增加额外的读写指针位，并且空、满信号需要锁存输出。以下是一个简单的示例：

module sync_fifo (
    input wire clk,
    input wire rst_n,   // 同步复位信号
    input wire [7:0] data_in,   // 输入数据
    output reg [7:0] data_out,  // 输出数据
    input wire empty,        // 空信号
    input wire full,         // 满信号
    input wire write_en,     // 写入使能
    input wire read_en,      // 读取使能
    output reg write_done    // 写完成信号
);

// FIFO内部数据存储
wire [7:0] mem [0:DEPTH-1];

// 控制逻辑
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        mem <= {8'd0};  // 初始化所有单元为0
        write_done <= 1'b0;  // 写入完成初始化
    end else if (write_en && !full) begin
        mem[write_ptr] <= data_in;  // 写入新数据
        write_ptr <= (write_ptr + 1) % DEPTH;  // 自动循环写地址
        write_done <= 1'b1;  // 写操作完成后置1
    end

    if (read_en && !empty) begin
        data_out <= mem[read_ptr];  // 读取数据
        read_ptr <= (read_ptr + 1) % DEPTH;  // 自动循环读地址
    end
end

assign empty = (read_ptr == write_ptr);  // 当写指针等于读指针时为空
assign full  = (read_ptr == (write_ptr - 1));  // 当写指针等于读指针减1时不满足写入条件，即满

// 锁存空满信号
always @* begin
    if (~empty) begin
        fifo_empty <= ~fifo_empty;
    end
    if (~full) begin
        fifo_full <= ~fifo_full;
    end
end

reg fifo_empty, fifo_full;

endmodule