用sv写一个monitor，检测同步fifo数据

在SystemVerilog (SV) 中，你可以创建一个名为`Monitor`的数据流模块，用于监视同步FIFO（First-In-First-Out，即先进先出队列）中的数据。下面是一个简单的示例，展示如何创建一个基本的`Monitor`模块来检测FIFO是否为空、满以及读取到的新数据：

module Monitor #(
    parameter WIDTH = 8,     // FIFO数据宽度
    parameter DEPTH = 4      // FIFO深度
)(
    input wire clk,           // 时钟输入
    input wire rst_n,         // 系统复位信号
    input wire [WIDTH-1:0] data_in,  // 数据输入
    output reg fifo_empty,    // FIFO空状态
    output reg fifo_full,     // FIFO满状态
    output reg new_data       // 新数据到来标志
);

// 定义FIFO内部逻辑（这里仅作演示，实际应用需配合适当库）
logic [DEPTH-1:0] fifo [0:DEPTH-1];
integer index = 0;

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        fifo_empty <= 1;   // 初始清零
        fifo_full <= 0;
        new_data <= 0;
        index <= 0;
    end else if (data_in) begin
        if (index == DEPTH - 1) begin
            fifo_full <= 1;  // 当队列已满，标记为full
            new_data <= 0;
        } else begin
            fifo[index] <= data_in;  // 入队操作
            index <= index + 1;
            if (index == 0) begin
                fifo_empty <= 0;   // 队列非空，clear empty flag
                new_data <= 1;     // 标记新数据到来
            end
        end
    end
end

// 更多的诊断信息可以添加在这里，如读取某个索引的数据等
// ...

endmodule