verilog swtich语法

在Verilog HDL中，`case`语句用于实现多路选择逻辑，类似于开关（switch）。它的基本语法结构如下：

case (expression)
    case_value_1 : statement_1;
    case_value_2 : statement_2;
    ...
    default      : statement_default;  // 可选，默认情况
endcase

这里的`expression`是一个条件表达式，它会决定执行哪一组`statement`。当你给`expression`赋值时，程序会选择匹配的那个分支执行。每个`case_value`后跟着的是相应的处理代码块。

例如：

reg input;
reg [2:0] select;

always @(posedge clk) begin
    if (input == '0') begin
        case (select)
            0 : output <= 4'b0000;
            1 : output <= 4'b0001;
            2 : output <= 4'b0010;
            3 : output <= 4'b0011;
            default : output <= 4'b0100;
        endcase
    else if (input == '1') begin
        // 其他输入处理...
    end
end

在这个例子中，`select`变量的选择决定了`output`寄存器的内容。