SystemVerilog中的结构体端口如何支持数据打包和解包操作？

在SystemVerilog中，结构体（Structs）是一种自定义的数据类型，可以包含多个成员变量。为了支持数据打包和解包操作，通常会使用`packed`关键字来声明结构体，这使得其成员按照它们在内存中的存储顺序排列，类似于C语言中的-packed struct。

1. 数据打包 ( Packing ) : 当从系统总线读取数据到结构体变量时，可以直接将接收到的数据字节流映射到结构体的成员上，因为成员按字节对齐存储。这可以通过直接初始化结构体变量或使用`$cast`转换来实现。

struct packed myStruct {
    logic [7:0] field1;
    logic [9:0] field2;
};

myStruct data;  // 直接初始化，数据自动打包
// 或者
myStruct data = $cast(myStruct, memory_read());  // 从内存中读取并打包

2. 数据解包 ( Unpacking ) : 向系统总线发送结构体数据时，需要先将结构体的内容拆分为单个成员变量，然后再打包到总线。这个过程通常是手动完成的，例如使用循环逐个赋值给结构体成员。

void send_data_to_bus(myStruct s) {
    memory_write(s.field1);
    memory_write(s.field2);
}