sv中子task还需要声明父任务的变量吗

在 SystemVerilog 中，子任务（subtask）可以直接访问父任务（parent task）中声明的变量。你无需在子任务中重新声明父任务的变量。

以下是一个示例，展示了子任务如何访问父任务的变量：

class MyClass;
  task parentTask;
    int a;
    logic [7:0] b;
    
    subtask();
  endtask
  
  task subtask;
    // 子任务可以直接访问父任务中声明的变量 a 和 b
    a = 10;
    b = 'hFF;
  endtask
endclass

在上面的示例中，parentTask 是一个包含变量 a 和 b 的任务。在 parentTask 中，我们调用了 subtask，而在 subtask 中，可以直接访问父任务中声明的变量 a 和 b，无需重新声明。

这样，子任务可以直接使用父任务中的变量，而无需额外的声明。

相关问题

sv extern task

SV extern task 是一个在 SystemVerilog 中定义的任务（task），用于在类外部使用。在给定的引用中，定义了一个名为 `class_extern` 的类，在该类中定义了一个 extern task `print`。这个任务可以在类外部使用，通过调用类的对象来执行 `print` 任务。任务的功能是显示类的成员变量 `address`、`data`和 `crc` 的值。

请注意，这个 extern task 只是在类中声明，并没有具体的实现。具体的实现可能在其他地方定义或者通过继承的方式实现。

在仿真结果中，有一个名为 `class_extern` 的类的实例化，然后通过调用该实例的 `print` 任务来显示相关的成员变量的值。