verilog条件语句：采用case分支结构，完成一个六选一多路选择器的建模，数据输入端口（data0 ~ data5）的宽度均是4位。当选择端口取值为0 ~ 5时，选择对应的数据输出，否则，输出“0”。

在Verilog语言中，你可以使用`case`语句构建一个多路选择器模型。假设你有一个名为`sel`的选择信号，其范围从0到5，代表你要选择哪一位数据。以下是创建一个6选1多路选择器的代码示例：

module multiplexer(
    input [3:0] sel,    // 选择信号，4位
    input [3:0] data0,   // 数据输入0，4位
    input [3:0] data1,   // 数据输入1，4位
    input [3:0] data2,   // 数据输入2，4位
    input [3:0] data3,   // 数据输入3，4位
    input [3:0] data4,   // 数据输入4，4位
    input [3:0] data5,   // 数据输入5，4位
    output reg [3:0] output_data // 输出数据，4位
);

// case结构实现多路选择
assign output_data = 
case(sel)
    4'b0 : output_data = data0;   // 当sel=0时，选择data0
    4'b1 : output_data = data1;
    4'b2 : output_data = data2;
    4'b3 : output_data = data3;
    4'b4 : output_data = data4;
    4'b5 : output_data = data5;
    default : output_data = 4'b0;   // 其他情况选择默认值0
endcase;

endmodule