verilog设计一个可以写数据的代码

下面是一个简单的 Verilog 设计，可以用来写数据：

module write_data (
    input clk,        // 时钟信号
    input enable,     // 使能信号
    input [7:0] data, // 待写入数据
    output reg done   // 完成信号
);

reg [7:0] mem [0:255]; // 内存，共 256 个 8 位单元

always @(posedge clk) begin
    if (enable) begin
        mem[addr] <= data; // 写入数据
        done <= 1;         // 设置完成信号
    end else begin
        done <= 0;         // 复位完成信号
    end
end

endmodule

该设计包含一个时钟信号 `clk`、一个使能信号 `enable`、一个 8 位数据信号 `data`，以及一个完成信号 `done`。

当 `enable` 信号为高电平时，数据将被写入到 `mem` 内存中的指定地址 `addr` 处。完成信号 `done` 也将被设置为高电平。

当 `enable` 信号为低电平时，完成信号 `done` 将被复位为低电平。

请注意，此设计仅用于演示目的，需要根据实际应用进行修改和优化。