随便给出一个verilog程序

以下是一个简单的 Verilog 程序，实现了一个 2:1 的多路选择器：

module mux_2_to_1 (input a, b, sel, output y);
    assign y = (sel == 1'b0) ? a : b;
endmodule

此程序定义了一个名为 `mux_2_to_1` 的模块，该模块有三个输入端口 `a`、`b` 和 `sel`，以及一个输出端口 `y`。当 `sel` 为 0 时，输出 `y` 等于输入 `a`，否则输出 `y` 等于输入 `b`。