BCD计数器VHDL
时间: 2024-02-20 17:00:50 浏览: 9
以下是一个简单的4位BCD计数器的VHDL代码:
```
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
entity bcd_counter is
port (
clk : in std_logic;
rst : in std_logic;
cnt : out unsigned(3 downto 0)
);
end entity bcd_counter;
architecture behavioral of bcd_counter is
signal counter : unsigned(3 downto 0) := (others => '0');
begin
process(clk)
begin
if rising_edge(clk) then
if rst = '1' then
counter <= (others => '0');
else
if counter = "1001" then
counter <= "0000";
else
counter <= counter + 1;
end if;
end if;
end if;
end process;
cnt <= counter;
end architecture behavioral;
```
该代码定义了一个实体`bcd_counter`,包括三个端口:时钟`clk`,复位`rst`和计数器输出`cnt`。计数器输出为一个无符号的4位向量,表示当前计数器的值。
在架构部分,该代码定义了一个名为`counter`的信号,它是一个4位无符号向量,初始化为所有位都是0。该代码还定义了一个进程,用于在时钟上升沿时更新计数器的值。如果复位`rst`端口为高,则将计数器`counter`重置为0。否则,计数器将递增1,但是在计数器的值达到9时会将计数器重置为0,以确保计数器的值始终在BCD码范围内。最后,将计数器的值赋值给输出端口`cnt`。
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