写一个有四个寄存器一个RAM的支持load store add指令 的32位基于RISCv的cpu

这个请求比较复杂，需要一定的时间和精力来完成。以下是一个简单的32位基于RISCv的CPU，它有四个寄存器和一个RAM，并支持load、store和add指令。

module riscv_cpu (
    input clk,
    input reset,
    input [31:0] instruction,
    output reg [31:0] data_out
);

// 定义寄存器和RAM
reg [31:0] reg1, reg2, reg3, reg4;
reg [31:0] ram [0:1023];

// 定义指令和操作码
parameter OPCODE_LOAD = 2'b00;
parameter OPCODE_STORE = 2'b01;
parameter OPCODE_ADD = 2'b10;

// 定义寄存器编号
parameter REG_1 = 2'b00;
parameter REG_2 = 2'b01;
parameter REG_3 = 2'b10;
parameter REG_4 = 2'b11;

// 定义指令格式
// opcode  rs1  rs2  rd   imm
//  2位    2位  2位  2位  24位
reg [1:0] opcode;
reg [1:0] rs1;
reg [1:0] rs2;
reg [1:0] rd;
reg [23:0] imm;

// 解析指令
always @ (posedge clk) begin
    if (reset) begin
        opcode <= 2'b00;
        rs1 <= 2'b00;
        rs2 <= 2'b00;
        rd <= 2'b00;
        imm <= 24'b0;
    end else begin
        opcode <= instruction[31:30];
        rs1 <= instruction[27:26];
        rs2 <= instruction[25:24];
        rd <= instruction[23:22];
        imm <= instruction[23:0];
    end
end

// 执行指令
always @ (posedge clk) begin
    case (opcode)
        OPCODE_LOAD: begin
            data_out <= ram[reg2 + imm];
        end
        OPCODE_STORE: begin
            ram[reg2 + imm] <= reg1;
        end
        OPCODE_ADD: begin
            case (rs1)
                REG_1: reg1 <= reg1 + reg2;
                REG_2: reg2 <= reg1 + reg2;
                REG_3: reg3 <= reg1 + reg2;
                REG_4: reg4 <= reg1 + reg2;
            endcase
        end
        default: begin
            // 未知指令
        end
    endcase
end

endmodule

这个CPU的功能比较简单，只支持load、store和add指令，并且只有四个寄存器和一个RAM。但是可以根据需要进行扩展。