verilog将32bit的数据流和数据有效信号，转为128bit位宽输出

假设输入的32位数据流和数据有效信号分别为data_in和valid_in，输出的128位数据流和数据有效信号分别为data_out和valid_out。可以使用以下Verilog代码实现：

module convert_data(
    input wire [31:0] data_in,
    input wire valid_in,
    output wire [127:0] data_out,
    output wire valid_out
);

reg [127:0] data_out_reg;
reg valid_out_reg;

always @(*) begin
    if (valid_in) begin
        data_out_reg = {data_in, 96'h0};
        valid_out_reg = 1'b1;
    end else begin
        data_out_reg = 128'h0;
        valid_out_reg = 1'b0;
    end
end

assign data_out = data_out_reg;
assign valid_out = valid_out_reg;

endmodule

该模块将输入的32位数据流左移96位，然后与96个零拼接起来，得到128位数据流。同时，如果输入的数据有效信号为高电平，输出的数据有效信号也为高电平，否则输出的数据有效信号为低电平。