verilog中例化模块，在原模块名后加#()再加例化后模块名为什么

你的第三个问题是关于 Verilog 中例化模块时，在原模块名后加上 `#()` 再加上例化后模块名的含义。

在 Verilog 中，模块实例化时可以通过在原模块名后加上 `#()` 的方式来指定一些参数。这些参数可以影响实例化后的模块行为，例如改变模块的位宽或延迟等。在参数列表中，每个参数都被包含在一对圆括号中，并使用逗号分隔。

当一个模块被实例化时，可以为该模块指定一个实例名。这个实例名是在实例化语句中使用的名称，用于引用该实例中的信号和端口。例如：

// 实例化一个名为 my_module 的模块，并为其指定实例名为 my_instance
my_module #(8) my_instance (.clk(clk), .data(data));

在这个例子中，我们实例化了一个名为 `my_module` 的模块，并为其指定了一个 8 位的参数。同时，我们为这个实例指定了一个实例名为 `my_instance`。注意，实例化语句中的每个端口都要被指定，否则编译器将会报错。

需要注意的是，例化后的模块名并没有改变。在上面的例子中，实例化后的模块名仍然是 `my_module`，只不过它被用于实例化语句中的实例名。