verilog将1mhz分频成1hz，输入端clk，f500k，rst

同样使用计数器来实现1MHz到1Hz的分频，只需要将计数器计数的值设定为1MHz时钟周期数的值即可。同时，添加一个复位信号rst用于重置计数器。

以下是一个Verilog代码实现：

module freq_divider (
    input clk,
    input rst,
    output reg out
);

reg [19:0] count;

always @(posedge clk or posedge rst) begin
    if (rst) begin
        count <= 0;
        out <= 0;
    end else if (count == 500_000) begin // 1MHz / 500k = 2
        out <= ~out;
        count <= 0;
    end else begin
        count <= count + 1;
    end
end

endmodule

在这个模块中，输入时钟信号clk被用作计数器的时钟信号。计数器通过一个20位的寄存器count来实现。当计数器计数到500,000时，输出信号out取反，并将计数器重置为0。这样，每计数500,000个时钟周期，就会产生一个1Hz的输出信号。

同时，当rst信号为高电平时，计数器和输出信号都会被重置为0。