system verilog中wait的用法

在 SystemVerilog 中，wait 语句用于在仿真过程中暂停执行当前进程，直到指定的条件得到满足。wait 语句有以下几种用法：

1. wait (condition) statement;
在指定条件满足之前，执行指定语句的进程将被暂停。

2. wait (condition);
在指定条件满足之前暂停当前进程。

3. wait (expression) @ (posedge|negedge) signal;
在信号的上升沿或下降沿等待表达式的值改变。

4. wait (expression) for time;
在指定时间段内等待表达式的值改变。

5. wait (time);
在指定时间段内暂停当前进程。

需要注意的是，在 SystemVerilog 中，wait 语句只能在并发语句块（如 always, initial, fork-join）中使用，不能在顺序语句块（如 if, case）中使用。此外，wait 语句也不能在任务和函数中使用。