不用状态机设计，采用模块化结构设计，利用计数器调用分频器操纵系统工作

为了不用状态机设计，我们可以采用模块化的设计思想，其中包含计数器模块和分频器模块。计数器负责基本的计数操作，而分频器则是通过调整频率比例来控制系统的时序。

首先，定义一个计数器模块，它接受一个输入时钟和使能信号，并递增其内部计数器直到计满：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity counter is
    Port ( clk : in std_logic;
           reset : in std_logic;
           enable : in std_logic;
           count_out : out std_logic_vector(7 downto 0)
    );
end entity counter;

architecture Behavioral of counter is
begin
    process(clk, reset, enable)
        variable current_count : natural := 0;
    begin
        if (reset = '1') then
            current_count <= 0;
        elsif (rising_edge(clk) and enable = '1') then
            if current_count < 128 then
                current_count <= current_count + 1;
            else
                current_count <= 0;
            end if;
        end if;
        count_out <= std_logic_vector(current_count);
    end process;
end architecture Behavioral;

接着，设计分频器模块，它接收计数器的输出以及一个比率设置输入，用于生成系统所需的特定周期时间，例如每0.3秒更新一次：

entity divider is
    Port ( clk_in : in std_logic;
           count_in : in std_logic_vector(7 downto 0);
           freq_ratio : in natural;
           period_out : out time
    );
end entity divider;

architecture Behavioral of divider is
begin
    period_out <= ns * to_integer(count_in * (1 / real(freq_ratio)));
end architecture Behavioral;

将这两个模块连接起来，计数器的输出作为分频器的输入，系统的工作周期就由分频器根据设定的比例来操纵。