编辑写venlog hdl模块实现四位加四位加法器

以下是一个简单的四位加四位加法器的 Verilog HDL 模块实现：

module adder_4bit(
    input [3:0] a,
    input [3:0] b,
    output [4:0] sum
);

assign sum = {1'b0, a} + {1'b0, b};

endmodule

这个模块将两个四位二进制数相加，并输出一个五位二进制数，其中最高位为进位位。