生成代码对8位比较器进行仿真和测试，编写testbench，随机产生50组x,y进行测试，要求仿真时间单位为10ns，各种输入情况间隔10个时间单位变化

以下是本题的Verilog代码和testbench代码，注意到题目要求了随机产生50组x,y进行测试，因此在testbench里面用了系统时钟和计数器的组合来模拟随机产生数的效果。

Verilog代码：

module EightBitComparator (
    input [7:0] x,
    input [7:0] y,
    output reg eq, gt, lt
);

always @* begin
    eq = (x == y);
    gt = (x > y);
    lt = (x < y);
end

endmodule

testbench代码：

module EightBitComparatorTestbench;

reg [7:0] x;
reg [7:0] y;
wire eq, gt, lt;

integer i;
initial begin
    $dumpfile("EightBitComparatorTestbench.vcd");
    $dumpvars(0, EightBitComparatorTestbench);
    
    x = 0;
    y = 0;
    #10;
    
    for (i = 0; i < 50; i = i + 1) begin
        #10;
        x = $random;
        #10;
        y = $random;
    end
    
    $finish;
end

EightBitComparator dut (
    .x(x),
    .y(y),
    .eq(eq),
    .gt(gt),
    .lt(lt)
);

endmodule