# ** Error (suppressible): (vsim-19) Failed to access library 'tb_test' at "tb_test".

这个错误提示是在进行仿真时没有找到名为 "tb_test" 的库。可能有以下几种原因：

1. 你没有正确地设置仿真库的路径。请检查你的仿真脚本或者仿真工具的设置，确保它们知道该库的位置。

2. 该库并不存在。请检查你的代码中是否正确地使用了该库，并且该库已经被正确地编译。

3. 该库存在，但是权限不足。请检查你的权限设置，确保你有足够的权限来访问该库。

希望这些信息能够帮助你解决问题！

相关问题

** Warning: (vsim-3722) C:/Users/10525/Desktop/present/test.v(10): [TFMPC] - Missing connection for port 'state'. # ** Warning: (vsim-3722) C:/Users/10525/Desktop/present/test.v(10): [TFMPC] - Missing connection for port 'keys'. # ** Error (suppressible): (vsim-3053) C:/Users/10525/Desktop/present/PRESENT.v(50): Illegal output or inout port connection for port 'res'.

这些警告和错误信息可能与 Verilog 代码中的端口连接有关。警告信息提示“state”和“keys”端口缺少连接，错误信息提示“res”端口的输出或双向端口连接非法。您需要检查代码中相应端口的连接是否正确，并确保所有端口都得到了正确的连接。如果您无法解决这些问题，可以考虑寻求更高级别的帮助，如查找相关的参考资料或向同行请教。

vcom -reportprogress 300 -work unisim C:/Users/Administrator/Desktop/PT006/VLIB/unisim/vhd/src/unisims/primitive/AND2B1L.vhd # ** Error (suppressible): (vcom-19) Failed to access library ../VLIB/uni

这个命令是运行vcom过程中的一个选项，它的意思是在命令行输出进度报告，每隔300个文件输出一次。同时，需要在unisim工作库中编译C:/Users/Administrator/Desktop/PT006/VLIB/unisim/vhd/src/unisims/primitive/AND2B1L.vhd这个文件的代码。