用verilog语言设计一个16bit移位寄存器

以下是用Verilog语言设计的一个16位移位寄存器的代码：

module shift_reg(
    input clk,
    input reset,
    input shift,
    input [15:0] data_in,
    output reg [15:0] data_out
);

reg [15:0] reg_data;

always @(posedge clk or posedge reset) begin
    if (reset) begin
        reg_data <= 16'b0;
    end
    else if (shift) begin
        reg_data <= {reg_data[14:0], data_in[0]};
    end
    else begin
        reg_data <= data_in;
    end
end

assign data_out = reg_data;

endmodule

这个移位寄存器有一个时钟输入（`clk`），一个复位输入（`reset`），一个移位输入（`shift`），一个数据输入（`data_in`）和一个数据输出（`data_out`）。在每个时钟上升沿时，如果复位信号为高电平，则将寄存器清零；如果移位信号为高电平，则将寄存器向左移位一位，并将数据输入的最低位放入寄存器的最高位；否则，将数据输入存储在寄存器中。最终，寄存器的值输出到数据输出端口。