fpga奇分频器代码

以下是一个FPGA奇分频器的Verilog代码示例：

module odd_divider(
    input clk, // 输入时钟信号
    output reg out // 输出分频后的信号
);

reg [2:0] counter; // 3位计数器

always @(posedge clk) begin
    if (counter == 3'b100) begin // 当计数器计数到4时，输出信号取反
        out <= ~out;
        counter <= 3'b000;
    end else begin
        counter <= counter + 1; // 计数器加1
    end
end

endmodule

该奇分频器使用一个3位计数器，当计数器计数到4时，输出信号取反一次。因此，该分频器的分频比为奇数。可以根据需要修改计数器的位数和计数器计数到的值来实现不同的分频比。