用VHDL语言写一个六分频计数器的代码

以下是一个基本的六分频计数器的 VHDL 代码：

library ieee;
use ieee.std_logic_1164.all;

entity counter is
    port (
        clk      : in  std_logic;
        reset    : in  std_logic;
        count_out: out std_logic_vector(2 downto 0)
    );
end entity counter;

architecture behavioral of counter is
    signal counter_reg : std_logic_vector(2 downto 0);
begin
    process (clk, reset)
    begin
        if (reset = '1') then  -- 异步复位
            counter_reg <= (others => '0');
        elsif (rising_edge(clk)) then  -- 上升沿时计数
            counter_reg <= counter_reg + 1;
        end if;
    end process;

    -- 计数值到达6时清零
    count_out <= counter_reg when (counter_reg < "110") else (others => '0');
end architecture behavioral;

该代码中，计数器使用一个 3 位的寄存器 counter_reg 来存储计数值。当复位信号 reset 为高电平时，寄存器被清零。当时钟信号 clk 的上升沿到来时，计数值加 1。当计数值达到 6 时，计数器被清零，并将清零后的值输出到端口 count_out 中。