在 vivadio 软件上，板卡为 EG01， 实现八进制计数器+分频器，结果显示在七段数码管上。 注意：结果必须在最左（或最右）两个数码管上。 请给出程序文件和仿真文件

在 Vivado 软件上实现一个八进制计数器 + 分频器，并将结果显示在七段数码管上，可以按照以下步骤进行。我们将使用 Verilog 语言编写程序文件，并使用 Vivado 提供的仿真工具进行仿真。

### 程序文件

module octal_counter_divider(
    input clk,          // 时钟输入
    input reset,        // 复位信号
    output [6:0] seg,   // 七段数码管输出
    output [3:0] an     // 数码管位选信号
);

    reg [2:0] counter;  // 八进制计数器
    reg [15:0] divider; // 分频器

    // 七段数码管显示译码
    always @(posedge clk or posedge reset) begin
        if (reset) begin
            counter <= 3'b000;
            divider <= 16'b0000000000000000;
        end else begin
            if (divider == 16'd49999) begin
                divider <= 16'b0000000000000000;
                if (counter == 3'd7)
                    counter <= 3'b000;
                else
                    counter <= counter + 1'b1;
            end else begin
                divider <= divider + 1'b1;
            end
        end
    end

    // 七段数码管显示逻辑
    assign seg = (an[0] == 1'b0) ? display(counter) : 7'b1111111;

    // 数码管位选信号
    assign an = 4'b1110; // 选择最右边的数码管

    // 七段数码管显示译码函数
    function [6:0] display;
        input [2:0] num;
        case (num)
            3'd0: display = 7'b0111111;
            3'd1: display = 7'b0000110;
            3'd2: display = 7'b1011011;
            3'd3: display = 7'b1001111;
            3'd4: display = 7'b1100110;
            3'd5: display = 7'b1101101;
            3'd6: display = 7'b1111101;
            3'd7: display = 7'b0000111;
            default: display = 7'b1111111;
        endcase
    endfunction

endmodule

### 仿真文件

module tb_octal_counter_divider;

    reg clk;
    reg reset;
    wire [6:0] seg;
    wire [3:0] an;

    // 实例化八进制计数器 + 分频器模块
    octal_counter_divider uut (
        .clk(clk),
        .reset(reset),
        .seg(seg),
        .an(an)
    );

    // 时钟生成
    initial clk = 0;
    always #5 clk = ~clk; // 100MHz 时钟

    // 测试过程
    initial begin
        reset = 1;
        #10;
        reset = 0;
        #100000;
        $stop;
    end

endmodule

### 说明

1. **八进制计数器 + 分频器模块**：该模块包括一个八进制计数器和一个分频器。分频器用于将输入时钟分频到合适的频率，以便在七段数码管上显示。
2. **七段数码管显示译码**：使用一个函数 `display` 来将计数器值转换为七段数码管的显示编码。
3. **仿真文件**：仿真文件用于验证模块的正确性。通过仿真可以观察到计数器在七段数码管上的显示效果。