verilog设计一个定时器

以下是一个简单的Verilog代码，用于实现一个定时器，计算10个时钟周期的时间：

module timer(
input clk, // 输入时钟信号
input reset, // 复位信号
output reg done // 定时器完成信号
);

reg [3:0] counter; // 计数器，最高位为4位，可以计数16个时钟周期

always @(posedge clk or posedge reset) begin
if (reset) begin
counter <= 0;
done <= 0;
end
else begin
if (counter == 9) begin
counter <= 0;
done <= 1;
end
else begin
counter <= counter + 1;
done <= 0;
end
end
end

endmodule

该定时器使用一个4位计数器，最大计数值为9，每计数一次，计数器值加1。当计数器值达到9时，定时器完成信号done被置为1，同时计数器被复位为0。如果复位信号为1，计数器和完成信号都被复位为0。