如何使用VHDL语言编写一个符合IEEE标准的4位除法器？请提供一个详细的VHDL代码实现，并解释其工作原理,英文全部大写。

VHDL (VHSIC Hardware Description Language) 是一种用于描述数字电路系统行为的硬件描述语言。设计一个4位除法器需要考虑基本的算术操作，包括取余数、减法和循环直到商不再改变。以下是一个简单的VHDL代码示例，用于实现一个4位除以2的除法器：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity divider is
    Port (
        dividend : in STD_LOGIC_VECTOR(3 downto 0);
        divisor : in STD_LOGIC_VECTOR(1 downto 0);
        quotient : out STD_LOGIC_VECTOR(3 downto 0);
        remainder : out STD_LOGIC_VECTOR(3 downto 0)
    );
end divider;

architecture Behavioral of divider is
begin

process(dividend, divisor)
begin
    quotient <= "0000";      -- 初始化商为全零
    remainder <= dividend;   -- 初始余数等于被除数

    loop
        if dividend(3 downto 0) < divisor(1 downto 0) then
            exit;           -- 当被除数小于除数，退出循环
        end if;

        remainder <= remainder(2 downto 0);   -- 右移一位
        quotient <= quotient + "0001";       -- 商加1
        dividend <= dividend - divisor;         -- 更新被除数为差值
    end loop;
end process;
end Behavioral;

**工作原理：**
1. 输入被除数(`dividend`)和除数(`divisor`)。
2. 初始化商(`quotient`)和余数(`remainder`)。
3. 进入一个循环，在循环内部：
a. 如果被除数小于除数，跳出循环，表示除法完成。
b. 将余数右移一位，相当于取下一位作为新的余数。
c. 商加1，因为每次除以2相当于乘以2的幂次（在这里是2^0=1）。
d. 被除数减去当前除数得到新的差值。